In sole sei ore, il modello potrebbe generare un design che ottimizzi il posizionamento dei diversi componenti sul chip.
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Un team di ricercatori di Google ha svelato un nuovo modello di intelligenza artificiale in grado di creare progetti di chip complessi in poche ore, un compito gravoso e complesso che in genere richiede mesi per essere completato dagli ingegneri umani.
I ricercatori hanno utilizzato un set di dati di 10.000 layout di chip per alimentare un modello di apprendimento automatico, che è stato poi addestrato con l'apprendimento per rinforzo. È emerso che in sole sei ore il modello potrebbe generare un design che ottimizza il posizionamento dei diversi componenti sul chip, per creare un layout finale che soddisfi requisiti operativi come velocità di elaborazione ed efficienza energetica.
Il successo del metodo è tale che Google ha già utilizzato il modello per progettare la sua prossima generazione di unità di elaborazione del tensore (TPU), che vengono eseguite nei data center dell'azienda per migliorare le prestazioni di varie applicazioni di intelligenza artificiale.
“Il nostro agente RL (reinforcement learning) genera layout di chip in poche ore, mentre gli esperti umani possono impiegare mesi”, ha twittato Anna Goldie, ricercatrice presso Google Brain, che ha preso parte alla ricerca. “Questi layout sovrumani generati dall'intelligenza artificiale sono stati utilizzati nell'ultimo acceleratore di intelligenza artificiale di Google (TPU-v5)!”
I chip moderni contengono miliardi di componenti diversi disposti e collegati su un pezzo di silicio delle dimensioni di un'unghia. Ad esempio, un singolo processore conterrà in genere decine di milioni di porte logiche, chiamate anche celle standard, e migliaia di blocchi di memoria, noti come blocchi macro, che devono quindi essere cablati insieme.
Il posizionamento di celle standard e macroblocchi sul chip è fondamentale per determinare la velocità con cui i segnali possono essere trasmessi sul chip e quindi l'efficienza del dispositivo finale.
Ecco perché gran parte del lavoro degli ingegneri si concentra sull'ottimizzazione del layout del chip. Si inizia con il posizionamento dei macroblocchi più grandi, un processo chiamato “planning” e che consiste nel trovare la migliore configurazione per i componenti tenendo presente che nello spazio rimanente dovranno essere posizionati celle e cablaggi standard.
Il numero di possibili layout per blocchi macro è colossale: secondo i ricercatori di Google, ci sono un potenziale dieci alla potenza di 2.500 diverse configurazioni da mettere alla prova, ovvero 2.500 zeri dopo l'1.
Inoltre: una volta che un ingegnere ha ideato un layout, è probabile che debba successivamente modificare e adattare il design man mano che vengono aggiunte celle e cablaggi standard. Ogni iterazione può richiedere fino a diverse settimane.
Data la scrupolosa complessità della progettazione del pavimento, l'intero processo sembra un'ovvia corrispondenza per l'automazione. Eppure, per diversi decenni, i ricercatori non sono riusciti a trovare una tecnologia in grado di rimuovere l'onere della pianificazione per gli ingegneri.
I progettisti di chip possono fare affidamento sul software del computer per assisterli nell'attività, ma ci vogliono ancora molti mesi per capire come assemblare al meglio i componenti sul dispositivo.
E la sfida sta diventando sempre più difficile. La spesso citata legge di Moore prevede che il numero di transistor su un chip raddoppi ogni anno, il che significa che gli ingegneri devono affrontare un'equazione che cresce esponenzialmente con il tempo, pur dovendo rispettare tempistiche serrate.
Questo è il motivo per cui il tentativo apparentemente riuscito di Google di automatizzare la pianificazione dei pavimenti potrebbe cambiare le regole del gioco. “Ottimo lavoro di Google sull'ottimizzazione profonda basata su RL per il layout del chip”, ha twittato Yann LeCun, capo scienziato di intelligenza artificiale di Facebook, congratulandosi con il team per aver superato “40 anni” di tentativi per risolvere la sfida.
Il nuovo modello di intelligenza artificiale di Google difficilmente potrebbe arrivare in un momento migliore: l'industria dei semiconduttori è attualmente scossa da una carenza globale di chip che sta colpendo numerosi settori, dall'elettronica di consumo all'automotive.
Sebbene la carenza sia stata causata da capacità insufficienti a livello di fabbricazione, piuttosto che dalla progettazione di semiconduttori, rimane il fatto che ridurre il tempo necessario per inventare i chip di prossima generazione potrebbe costituire un gradito sollievo per il intera filiera.
La rivista scientifica Nature, per esempio, ha accolto con favore il nuovo metodo. “I ricercatori di Google sono riusciti a ridurre notevolmente il tempo necessario per progettare i microchip”, hanno affermato. “Questo è un risultato importante e sarà di grande aiuto per accelerare la catena di approvvigionamento”.
Sebbene il modello di apprendimento automatico possa avere un impatto sull'intero settore, varrà la pena tenere d'occhio anche l'utilizzo della tecnologia da parte di Google.
Il gigante della ricerca ha da tempo dichiarato esplicitamente che la sua ambizione è quella di creare processori personalizzati internamente, in particolare sotto forma di system-on-chip (SoC).
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