In slechts zes uur is het model zou een ontwerp kunnen genereren dat de plaatsing van verschillende componenten op de chip optimaliseert.
Kokouu/Getty Images
Een team van onderzoekers van Google heeft een nieuw AI-model onthuld dat binnen enkele uren met complexe chipontwerpen kan komen – een lastige, ingewikkelde taak die doorgaans maanden duurt voordat menselijke ingenieurs zijn voltooid.
De onderzoekers gebruikten een dataset van 10.000 chiplay-outs om een machine learning-model te voeden, dat vervolgens werd getraind met versterkingsleren. Het bleek dat het model in slechts zes uur een ontwerp kon genereren dat de plaatsing van verschillende componenten op de chip optimaliseert, om een uiteindelijke lay-out te creëren die voldoet aan operationele vereisten zoals verwerkingssnelheid en energie-efficiëntie.
Het succes van de methode is zodanig dat Google het model al heeft gebruikt om zijn volgende generatie tensor processing units (TPU's) te ontwerpen, die in de datacenters van het bedrijf draaien om de prestaties van verschillende AI-applicaties te verbeteren.
“Onze RL-agent (reinforcement learning) genereert chiplay-outs in slechts een paar uur, terwijl menselijke experts maanden kunnen duren”, tweette Anna Goldie, onderzoekswetenschapper bij Google Brain, die deelnam aan het onderzoek. “Deze bovenmenselijke AI-gegenereerde lay-outs werden gebruikt in de nieuwste AI-versneller van Google (TPU-v5)!”
Moderne chips bevatten miljarden verschillende componenten die zijn gerangschikt en verbonden op een stuk silicium ter grootte van een vingernagel. Een enkele processor bevat bijvoorbeeld doorgaans tientallen miljoenen logische poorten, ook wel standaardcellen genoemd, en duizenden geheugenblokken, ook wel macroblokken genoemd, die vervolgens met elkaar moeten worden verbonden.
De plaatsing van standaardcellen en macroblokken op de chip is cruciaal om te bepalen hoe snel signalen op de chip kunnen worden verzonden, en dus hoe efficiënt het eindapparaat zal zijn.
Daarom is veel van het werk van ingenieurs gericht op het optimaliseren van de lay-out van de chip. Het begint met het plaatsen van de grotere macroblokken, een proces dat “vloerplanning” wordt genoemd en dat bestaat uit het vinden van de beste configuratie voor de componenten, rekening houdend met het feit dat standaardcellen en bedrading in de resterende ruimte moeten worden geplaatst.
Het aantal mogelijke lay-outs voor macroblokken is enorm: volgens de onderzoekers van Google zijn er potentieel tien tot de macht van 2500 verschillende configuraties om op de proef te stellen, dat wil zeggen 2500 nullen na de 1.
Sterker nog: als een engineer eenmaal een lay-out heeft bedacht, is de kans groot dat hij vervolgens het ontwerp moet tweaken en aanpassen, omdat er standaard cellen en bedrading worden toegevoegd. Elke iteratie kan tot enkele weken duren.
Gezien de nauwgezette complexiteit van vloerplanning, lijkt het hele proces een duidelijke match voor automatisering. Maar al tientallen jaren zijn onderzoekers er niet in geslaagd een technologie te bedenken die de last van vloerplanning voor ingenieurs kan wegnemen.
Chipontwerpers kunnen vertrouwen op computersoftware om hen bij de taak te helpen, maar het duurt nog vele maanden om uit te vinden hoe de componenten het beste op het apparaat kunnen worden gemonteerd.
En de uitdaging wordt alleen maar moeilijker. De vaak aangehaalde wet van Moore voorspelt dat het aantal transistors op een chip elk jaar verdubbelt – wat betekent dat ingenieurs worden geconfronteerd met een vergelijking die exponentieel groeit met de tijd, terwijl ze nog steeds aan strakke schema's moeten voldoen.
Dit is de reden waarom de schijnbaar succesvolle poging van Google om vloerplanning te automatiseren, baanbrekend zou kunnen zijn. “Erg mooi werk van Google aan diepe RL-gebaseerde optimalisatie voor chiplay-out”, tweette Yann LeCun, hoofd AI-wetenschapper bij Facebook, het team feliciteerde met het overwinnen van “40 jaar” pogingen om de uitdaging op te lossen.
Het nieuwe AI-model van Google zou nauwelijks op een beter moment kunnen landen: de halfgeleiderindustrie wordt momenteel opgeschrikt door een wereldwijd tekort aan chips dat een aantal sectoren treft, variërend van consumentenelektronica tot auto's.
Hoewel het tekort is veroorzaakt door onvoldoende capaciteiten op fabricageniveau, en niet zozeer door het ontwerp van halfgeleiders, blijft het dat het verkorten van de tijd die nodig is om de volgende generatie chips uit te vinden een welkome opluchting kan zijn voor de gehele toeleveringsketen.
Wetenschappelijk tijdschrift Nature verwelkomde de nieuwe methode bijvoorbeeld. “Onderzoekers bij Google zijn erin geslaagd de tijd die nodig is om microchips te ontwerpen aanzienlijk te verkorten”, zeiden ze. “Dit is een belangrijke prestatie en zal een enorme hulp zijn bij het versnellen van de toeleveringsketen.”
Hoewel het machine-learningmodel van invloed kan zijn op de industrie als geheel, is het ook de moeite waard om Google's eigen gebruik van de technologie in de gaten te houden.
De zoekgigant is al lang expliciet dat het zijn ambitie is om intern aangepaste processors te maken, met name in de vorm van systems-on-chips (SoC's).
Verwante onderwerpen:
Google Hardware Intel ARM Kunstmatige Intelligentie Innovatie 